プリント基板のリンクサーキット

高速デジタル回路の基板設計が必要なお客様
(USB2.0 USB3.0 USB3.1 DDR2 DDR3 DDR4  PCIe GEN3等)

リンクサーキットでは、高速化が進むデジタル回路設計に関する研究テーマに取り組み、高速なデジタル回路を安定動作させることに成功しています。
信号の低電圧化、高速化が進んだことにより、電子回路を安定的に動作させるためには、信号品質の確保を念頭においたプリント基板設計が必須となっています。
当社の取り組みと基板設計に関する考え方をご紹介いたします。

【目次】

高速デジタル回路の基板設計で重要な2つのこと

高速デジタル回路基板に求められる重要なことは次の2つです。
  1)波形の乱れを最小化すること
  2)等長・等遅延配線で遅延量を合わせること

当社ではそれぞれを次のように捉えて基板設計をしています。

1)波形の乱れを最小化すること

基板設計を行う上で考慮しなければならない、「波形を乱す原因」は主に次の3つといって良いでしょう。
 a)反射
 b)クロストーク
 c)シンボル間干渉(ISI)
順番に解説します。

a) 反射について
反射はオーバーシュート・アンダーシュートとなって、時には電磁適合性に大きく悪影響を及ぼす場合もあります。またデジタル信号の「H」「L」の識別にも影響する場合もあります。このような事から、差動90Ω 差動100Ω シングル50Ωなどの高速信号の伝送線路はインピーダンスをマッチングさせて反射を抑えなければなりません。
当社ではインピーダンスのマッチングを下記手順で行なっています。
1.回路図やお客さまとのコミュニケーションから、インピーダンスマッチングの必要な信号線を特定する。
2.信号に使用される周波数から基板材料を確定する。
3.部品を基板に配置して基板の層数および層構成を確定させる。
4.層構成や基板材料の誘電率からパターン幅とGAPを求める。
5.求められた数値で基板製作が可能かどうかを連携工場と協議する。
6.完成した基板で特性インピーダンスの誤差が10%以下である事を確認する。
このようにお客様や基板製作工場とコミュニケーションをとることで反射を最小化できるよう基板を設計します。

b)クロストークについて
クロストークは2線間の立ち上がり立ち下がり時に相互に大きく影響し合います。この事がデジタル信号のタイミングに大きく影響しますので、基板設計時に最小化する事を考えなければなりません。 弊社はクロストークの影響について、埼玉県産業技術総合センターと共同研究を行いFRー4で実機を作成してクロストークによる影響を調査しました。並走距離の長さとの関係と、2ライン間のGAPとの関係の2種類について考察しました。その結果、2線間の並走距離が短ければ短いほど影響が小さく長ければ長いほど影響が大きくなり、2線間の間隔が大きければ大きいほど影響が少なく小さければ小さいほど影響が大きい事が実機の測定から改めて確認されました。
基板が高密度化する中で、理想の配線長や理想の間隔で基板を設計するのは難しい状況ではありますが、このトレードオフの中で最適化できるよう社内でルール化して、クロストークを最小化する基板設計を行います。当社では、ライン幅をWとした時に、GAPをmin2Wとしています。
詳しくは「高速メモリ回路基板の設計・評価に関する研究」をご覧ください。




c)シンボル間干渉(ISI)
シンボル間干渉は、同一ライン上の信号で先に送り出された信号が次に送り出された信号に影響を受け波形を乱す現象です。信号が高速化する中で問題視されるようになってきました。基板設計では配線長を意識するしかありません。理想的には先に送り出された信号が受け取り側で完全に受け取られた後に次の信号を送り出す事ができれば良いのですがそうはいきません。
1GHzのデジタル信号を想定して考えてみましょう。







「H」の信号が2回続けて出力されるとします。
1回目の立ち上がりから2回目の立ち上がりまでを線長制限とするならばMSLでは200mm、SLでは150mmとなります。1回目のたち下がりから2回目の立ち上がりまでを線長制限とするならば、MSLでは100mm、SLでは75mmとなります。







周波数が高くなれば線長制限も短くなり理想の線長を確保できないケースが多くなります。しかし、上の例のように線長制限を意識する事でシンボル間干渉を最小化できる事を念頭に基板を設計する事が重要です。

2)等長・等遅延配線で遅延量を合わせること

MSLとSLを、幾何学的に同じ配線長にしても、実効誘電率の違いから等遅延配線にはなりません。
高多層にしてSLを使用して実効誘電率を合わせても、層を変えるとスルーホールの深さ分だけ幾何学的な配線長に差がじます。また、ミアンダ配線を行なったときに、ミアンダ部の引き方によっては電気的に結合が起こり、信号の到達時間が幾何学的に同じ配線長のラインより短くなります。
これらの事は、等長配線=等遅延配線ではない事を意味しています。よって、等遅延配線を行うためには次の3つを考慮しなければなりません。
 a)遅延時間を合わせる必要のあるラインは同層で配線すること
 b)周波数ごとにスルーホールを考慮すること
 c)ミアンダ部のスペースを考慮すること

a)遅延時間を合わせる必要のあるラインは同層で配線すること
MSLとSLでは実効誘電率の違いから信号ラインを進む信号の速度がかわります。そこで、一方のラインをMSLとしたらもう一方もMSL、一方のラインをSLとしたらもう一方のラインもSLとする。このようなルールを策定することで、容易に等遅延配線とすることができます。


b)周波数ごとにスルーホールを考慮すること
高多層にしてSLを使用した場合はどの層で配線しても実効誘電率は同じですので信号の速度の違いによる遅延はありません。しかし、スルーホールを使用する場合は幾何学的な配線長に差が出来ます。その差が周波数に対して影響がない範囲となるよう周波数ごとに充分な考慮が必要です。


c)ミアンダ部のスペースを考慮すること
ミアンダ配線では、ミアンダ部のスペースが狭いと電気的結合によって幾何学的に同じ配線長の信号より早く信号が到達してしまします。この対策としてミアンダ部のスペースをライン幅の原則3倍(min2倍)以上として電気的結合を防いで等遅延になように配線します。詳しくは、「高速デジタル信号に対応するプリント基板の開発」をご覧ください。






このような配慮を行うことにより、等長配線=等遅延配線とする事ができて基板設計者も等長のミスがなくなり回路設計者もチェックが容易になります。当社では実際に上で説明したことを考慮して基板設計を行なっています。
以下、等長配線=等遅延配線として話を進めます。
等長配線とはいっても、配線長に求められる精度はどの程度でしょうか。当社では信号に使用されている基本周波数によって決定しています。例えば基本周波数1GHzのデジタル信号を考えてみます。1周期=1nsですから、「H」の時間は500psです。仮に立ち上がりを20%、たち下がりを20%とすると信号の「H」の時間は60%の300psと考える事ができます。立ち上がりの20%は100psとなります。ここで100psの約1/3の30psの遅延が発生したとします。それでも等長を必要とする他のラインの「H」部との重なりは270ps確保出来ているので、信号のHとLの判定には問題ないでしょう。
このように考えた時に、30psに信号が進む距離は、MSLでは6.0mm、SLでは4.0mmとなります。2GHzならばこの半分、4GHzならまたその半分と考えて、これを等長の目安としています。さらに、スルーホールの深さ分を加味して等長の制限を決定するのが現実的と思います。



当社は上記のような技術をはじめとした、さまざまなノウハウを長年に渡り蓄積しており、信号の乱れと、遅延を最小限に抑えた基板設計をご提供いたします。USB3.0、DDR3、DDR4など高速デジタル回路の安定動作でお悩みの際は、一度当社にご相談ください。

◆技術紹介(得意分野)

◆実績紹介

◆発表論文

他の分野の公開論文に関しては「公開技術論文」ページをご覧ください。